数字频率合成器的FPGA实现

liyf · 发表于 2014-10-5 13:58:15

数字频率合成器的FPGA实现

摘要：介绍了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特点，给出了用ACEX 1K系列器件EP1K10TC144－1实现数字频率合成器的工作原理、设计思路、电路结构和仿真结果。
关键词：DDFS；FPGA；快速通道互连；仿真
１　概述
１９７１年，美国学者Ｊ．Ｔｉｅｒｎｃｙ，Ｃ．Ｍ．Ｒａｄｅｒ和Ｂ．Ｇｏｌｄ提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成方法。限于当时的技术和器件水平，它的性能指标尚不能与已有技术相比，故未受到重视。近３０年间，随着集成电路技术和器件水平的提高，一种新的频率合成技术——直接数字频率合成（ＤＤＦＳ）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。
随着微电子技术的发展现场可编程门阵列ＦＰＧＡ　器件得到了飞速发展。由于该器件具有工作速度快，集成度高和现场可编程等优点，因而在数字信号处理中得到了广泛应用，越来越受到硬件电路设计工程师们的青睐。直接数字频率合成（ＤＤＦＳ）技术以其具有频率分辨率高，频率变换速度快，相位可连续线性变化等特点，而在数字通信系统中被广泛采用。本文基于ＤＤＦＳ的基本原理，给出了利用ＡＬ-ＴＥＲＡ公司的ＦＰＧＡ芯片（ＡＣＥＸ１Ｋ系列ＥＰ１Ｋ１０ＴＣ１４４－１器件）完成ＤＤＦＳ系统设计的具体方法。

ＡＣＥＸ１Ｋ系列器件是Ａｌｔｅｒａ公司着眼于通信（如Ｘｄｓｌ路由器等）、音频处理及类似场合的应用而推出的新型芯片系列。ＡＣＥＸ１Ｋ系列器件具有以下特性：
（１）采用查找表（ＬＵＴ）和ＥＡＢ相结合的结构模式，可提供高效低功耗的优良性能。因为ＬＵＴ结构适用于实现高效的数据通道、增强型寄存器、数学运算及数字信号处理设计，而ＥＡＢ结构可实现复杂的逻辑功能和存储器功能。
（２）密度高，典型门数为１万到１０万门，有多达４９１５２位的ＲＡＭ（每个ＥＡＢ有４０９６个ＲＡＭ）。
（３）系统内核采用２．５Ｖ电压，Ｉ／Ｏ脚可支持２．５Ｖ／３．５Ｖ／５．０Ｖ多电压标准；器件功耗低；具有高达２５０ＭＨｚ的双向Ｉ／Ｏ功能；完全支持３３ＭＨｚ的ＰＣＩ总线标准；内置ＪＴＡＧ边界扫描电路；不需测试矢量和扫描链即可对所有器件进行１００％的功能测试。
４　具有快速连续式延时可预测的快速通道互连（ＦＡＳＴＴＲＡＣＫ）；能实现快速加法器、计数器和比较器等算术运算功能；具有专用链和实现高速多扇入逻辑功能的专用级链；具有能实现内部三态总线的三态仿真；具有多达６个全局时钟信号和４个全局清除信号。
（５）每个引脚都有独特的三态输出使能控制；可编程输出的压摆率控制可以减少电平转换产生的噪声；引脚与引脚间具有用户可选的钳位电路；支持热插拔操作。
２　ＤＤＦＳ基本原理
ＤＤＦＳ技术是一种可把一系列数字量形式信号通过ＤＡＣ转换成模拟量形式信号的合成技术。目前使用最广泛的一种ＤＤＦＳ方式是利用高速存储器作查寻表，然后通过高速ＤＡＣ产生已用数字形式存入的正弦波。图１是ＤＤＦＳ的基本原理图。
２．１相位累加器
相位累加器由Ｎ位加法器与Ｎ位累加寄存器级联构成。时钟脉冲每触发一次，加法器便将频率控制数据与累加寄存器输出的累加相位数据相加，然后把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。

这样，相位累加器在参考时钟的作用下将进行线性相位累加，相位累加器累加满量时，就会产生一次溢出，以完成一个周期性的动作，这个周期就是ＤＤＦＳ合成信号的一个频率周期，累加器的溢出频率就是ＤＤＦＳ输出的信号频率。
２．２相位－幅值转换
用相位累加器输出的数据作为取样地址来对正弦波波形存储器进行相位－幅值转换，即可在给定的时间上确定输出的波形幅值。
２．３数模转换
通过ＤＡＣ可将数字量形式的波形幅值转换成所要求的合成频率模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
对于计数容量为２Ｎ的相位累加器和具有Ｍ个相位取样的正弦波波形存储器，若频率控制字为Ｋ，则ＤＤＳ系统输出信号的频率为：ｆｏ＝ｆｃ×Ｋ／２Ｎ，而频率分辨率则为：Δｆ＝ｆｏｍｉｎ＝ｆｃ／２Ｎ。３　基于ＦＰＧＡ的ＤＤＦＳ结构设计
图２是利用ＤＤＦＳ原理设计的一个信号源发生器的结构框图。图中，ＦＰＧＡ用来控制输出波形的频率、相位和波形的选择。波形数据的存放有两种形式，一种是将固定波形数据存放在ＥＥＰＲＯＭ里，主要有正弦波，三角波，锯齿波包括半正弦波，半三角波，半锯齿波　数据。而对于特殊的波形，则通过上位机下载到ＲＡＭ里，然后从ＲＡＭ里读取数据。
该系统在工作时，首先由上位机把控制命令和数据参数通过ＵＳＢ接口用ＡＴ９６总线传给ＦＰＧＡ。如果是固定波形，就从ＥＥＰＲＯＭ中读取数据，否则就从ＲＡＭ中读取数据。数据传送给ＦＰＧＡ后即可等待触发信号，触发信号由时基卡或软件给出。触发信号到来之后，就开始读取数据并输出波形。同时由ＦＰＧＡ给上位机一个状态位，该状态位可用于表示发送波形是正在发送，还是已经发送结束了。
信号源的输出频率范围分为如下几档：０．００１Ｈｚ～１Ｈｚ １Ｈｚ～１０Ｈｚ １０Ｈｚ～１００Ｈｚ；１００Ｈｚ～２００Ｈｚ，步进为１／１０００。之所以分档控制，是为了保证输出波形频率具有更高的精度，在输出波形频率较低时可对数据不抽点，频率较高时应进行抽点。要达到较高的频率精度，必须利用数字频率合成器（ＤＤＦＳ）来实现对输出波形频率的控制并按频率要求对相位增量进行累加，然后以累加相位值作为地址码来读取存放在存储器中的波形数据。通过改变相位增量寄存器的增量值（即步长），使相位累加器能够输出依据相位增量寄存器所给出的步长来改变波形存储器的地址，从而改变波形每周期的点数，从而达到改变输出波形频率的目的。该电路的设计关键在于用硬件构造一个多位累加器来实现相位的累加。
根据ＤＤＦＳ的原理，输出信号频率ｆｏ与累加器时钟ｆｃｌｋ、累加器位数Ｍ、相位增量Ｎ的关系如下：
ｆｏ＝（ｆｃｌｋ×Ｎ）／２Ｍ
根据以上原理，结合实际情况可得到的各项参数（这里采用３２．７６８ＭＨｚ＝１０００×２１５的晶振频率）。为了保证所需的精度以及输出波形频率的步进。这里选Ｍ＝２７。由于Ｄ／Ａ的最大转换速度为１ＭＨｚ，波形每个周期的样点数是１２８ｋ，因此当输出波形的频率大于８Ｈｚ时，一般就需要进行抽样。

图3

对于ＲＡＭ和ＥＥＰＲＯＭ的寻址可通过以下两种方式来实现：
（１）基于ＥＥＰＲＯＭ的寻址方式
这种方式首先用累加器实现地址的寻址，然后通过改变累加器的第２４位和第２５位（Ａ１５和Ａ１６）的所赋初值来改变发送波形的初始相位。
由于发送波形的结束时刻可通过一个减法计数器来实现，而且波形周期寄存器里寄存的是Ｔ／４的个数。因此，可根据所需发送的波形周期的个数来给计数器赋初值，并在减到０时使累加器复位，从而停止寻址。此时时钟应接Ａ１４。
ＥＥＰＲＯＭ里面可以存放４种波形，每一种波形的数据是６４ｋＢ。波形的选择可通过给Ａ１７和Ａ１８赋初值来实现。
（２）对ＲＡＭ的寻址方式
ＲＡＭ共有１ＭＢ的容量，因此，可寻址２０位的地址。对于ＲＡＭ里面的波形，只需要控制样点频率和发送波形的结束时刻即可。
结束时刻的实现主要是将结束时刻值存放到寄存器中，然后把计数器的输出和寄存器的值进行比较，若两者相等就给计数器发送复位信号以停止计数，以结束发送波形。
这里的计数器是加１计数，因而可通过改变分频器的值来改变计数器的时钟，从而引起读取样点频率的改变。

图4

４电路仿真
通过上述结构设计可得到顶层电路结构。整个电路设计可采用Ｖｅｒｉｌｏｇ语言和原理图输入相结合的方法来设计。图３和图４分别给出了对ＲＡＭ和ＥＥＰＲＯＭ进行寻址的仿真结果。５　结论
ＤＤＦＳ是现今一种重要的频率合成手段，高速集成电路的发展进一步改善了ＤＤＦＳ的性能，它与传统技术相结合组成的各种混合设计方案将频率源的性能提高到了一个新的水平，因此，未来的ＤＤＦＳ不仅可应用于需要使用信号源的传统领域，而且也必将开拓出许多新的应用领域。

李小路 · 发表于 2021-6-30 17:36:36

谢谢分享！

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