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标题: 为DC/DC转换器选择最优化的转换频率 [打印本页]

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作者: admin    时间: 2014-10-11 14:02
标题: 为DC/DC转换器选择最优化的转换频率
作者：Richard Nowakowski，Brian King，德州仪器
　　更高的转换频率具有显而易见的优点，但同样存在缺点；设计人员需要深入了解其中的优劣折衷并为设计找到最优点(sweet-spot)。本实践性的文章将为您提供优劣相互比较的考虑因素。
　　具有更高转换频率的直流至直流(DC/DC)转换器越来越受欢迎，因其具有更小的输出电容及电感尺寸，以节省板载面积。而另一方面，随处理核心电压的降低（低于1V），对于负载点(point-of-load，POL)电源的要求也将增加，由于占空比的降低，使得更低的电压难于实现更高的频率。
　　众多的电源IC供应商为市场提供了大量的、用于节省板载面积的更高速DC/DC转换器。转换频率为1或2MHz的DC/DC转换器看起来很理想，但除了尺寸及效率之外，还需要对其电源供电系统所受的影响作更深入的了解。下列多个设计示例揭示了当采用更高的转换频率时所具有的优点及不足。
选择应用
　　在此设计并构建了三个不同的电源，以展示对高转换频率的折衷。对于全部三个设计，输入电压均为5V，输出电压为1.8V，输出电流3A。该需求典型的源于诸如DSP、ASIC或FPGA等高性能处理器的供电。为了提升滤波器的设计及预期的性能，所容许的纹波电压仅为20mV，约为输出电压的百分之一，且峰峰值电感电流选择为1A。
　　三个独立的设计分别选择了350、700及1600kHz的频点，将用于比较说明相应的优点及缺点。TPS54317是1.6MHz、低电压、3A同步降压DC/DC转换器，集成了MOSFET（金属氧化物半导体场效应晶体管），在每一示例中均被选作为稳压器。源自德州仪器的TPS54317具有频率可编程以及外部补偿的特性，旨在应用于高密度处理器的负载点供电应用。
选择电感及电容
电感及电容值可依照下列简化的方程进行选择：
方程 1:
V = L x di/dt
移项后： L ≥ Vout x (1-D)/(ΔI x Fs)
上式中： ΔI = 1 A （峰值至峰值），D = 1.8 V/5 V=0.36
方程2:
I = C x dv/dt
移项后：C ≥ 2 x ΔI/(8 x Fs x ΔV)
上式中： ΔV = 20 mV，I = 1 A peak-to-peak
　　方程2假定所采用的电容可忽略串联电阻，该假定对于陶瓷电容是成立的。由于陶瓷电容具有低电阻及小尺寸，因而被选用于上述三个设计。上述方程2通过移项后两项的乘积计算得到电容，该电容值会随直流偏置的减小而降低，但在绝大多数的陶瓷电容数据表中，此效应并未计算在内。
图1中的电路用于评估上述三个设计的性能。

图1：TPS54317参考设计示意图
　　增益/信号调节单元的下一级是模拟滤波器，将抑制使模数(A/D)转换退化的输出频带频率。信号通路中串联的再下一级是模数转换。经过增益、滤波的模拟信号将通过ADC转换得到的数字表述的信号并输送至数字处理器。
　　上面的示意图中未标明数值的元件需在每一设计中做调整。输出滤波器由L1和C2组成。分别用于三个设计的元件值在表1中列出，元件值的选择是基于上述方程的计算结果。

表1：350kHz、700kHz以及 1600 kHz情况下分别选取的电容及电感
　　在此可注意到，所选择的电感的直流阻抗随频率升高而降低，这是由于更少圈数的电感所需的铜导线的长度更短。针对与不同的转换频率，放大器误差补偿元件进行了分别的设计。但补偿元件选取的计算不属于本文所涉及的范围。
最小化导通时间(on-time)
　　数字转换器至数字转换器集成电路(IC)的特点是具有最小化可控导通时间限制，该时间是脉冲宽度调制器(PWM)可实现了最窄的脉冲宽度。在降压转换器中，场效应晶体管(FET)在转换周期内导通的百分比称为占空比，其值等于输出电压与输入电压之比。
　　对于上述示例中的转换器，占空比为0.36(1.8V/5.0V)，TPS54317的最小化导通时间为150ns（最大值），如数据表所示。对于可控脉冲宽度的限制确定了可实现的最小化占空比，可轻松的通过方程3计算得出。一旦最小化占空比确定，则可实现的最低输出电压也可计算得出，如方程4及表2所示。
方程 3:
最小化占空比= 最小化导通时间× 转换频率
方程 4:
最小化输出电压Vout = 最小输入电压Vin ×最小化占空比（仅限于TPS54317的参考电压Vref）

表2：150ns最小化导通时间情况下的最小化输出电压
　　在此示例中，1.8V输出可通过1.6MHz的转换频率产生。然而，如果转换频率为3MHz，则可能的最低输出电压限制为2.3V，且直流转换器还可能省略脉冲。备选的解决方案包括了降低输入电压或降低频率。为了在选定转换频率前确保最小化的可控导通时间的有效，最好事先核实DC/DC转换器的数据表。
脉冲省略模式
　　当DC/DC转换器无法足够快的跟上门选脉冲时，将会出现脉冲省略，从而无法保持所需的占空比。尽管电源试图稳定输出电压，但脉冲被更进一步的分散将使得输出电压的纹波将增加。在出现脉冲省略时，输出纹波将存在于次级谐波分量中，还将导致噪声问题。同时，电流限制电路还有可能无法适当的运作，因为IC无法响应大的电流尖峰。某些情况下，控制回路并不是稳定的，因为控制器无法完全的运转。最小化的可控导通时间是重要的特性，较为明智的做法是核实DC/DC转换器数据表中的规格以验证频率与最小化导通时间的组合。
效率及功耗
　　DC/DC转换器的效率是在设计电源时需考虑的最重要的特性之一。低效率会产生较高的功率消耗，从而使得印刷电路板(PCB)上需添加散热片或附加的铜片。功率消耗同时还对上行的(upstream)电源供电提出了更高的要求。功率消耗具有下列多个方面的因素：

　　在上述三个示例中，所关注的功率损失因素包括了FET驱动损失、FET转换损失以及电感损失。三个示例中的FET阻抗及IC损失是相等的，因为都采用了相同的IC进行设计。而由于示例选用了陶瓷电容，电容损失可忽略（由于陶瓷电容的低等效串联电阻）。为了说明高转换频率的效果，对上述每一示例的效率进行了测量并在图2中图示说明。

图2：5V输入及1.8V输出在不同频率下的效率
　　上图清楚地展示了效率随转换频率的增加而降低。为了改善任意频率下的效率，应寻求在全负载状况下具有低导通电阻Rds (on)、低门极充电量或低静态电流规格的DC/DC转换器，或是寻求具有低等效阻抗的电容及电阻。
尺寸
表3展示了不同电感及电容值的元件在印刷电路板上所需的焊盘面积(pad area)。

表3：元件尺寸及总体面积需求
　　所推荐的电容及电感的焊盘面积比独立元件本身略大，是根据上述三个设计示例计算所的到的尺寸。而后，总面积通过元件各自的面积相加得到，包括了IC、滤波器以及其它小电阻、电容的焊盘面积——均由元件面积乘上一或两个因数得到。从350kHz至1600kHz，总面结缩减量是极大的，可提供近50%的滤波器面积缩减以及35%的板载面积缩减，节省了多达100 mm2的面积。
　　但是，面积随频率的递减的规律也不是无限制的，因为电阻及电容值不可能降至零！换言之，增加频率并不会持续的降低总体面积，毕竟大规模生产的电感及电容总会限制在适当的尺寸。
瞬态响应
　　瞬态响应是电源性能优劣程度的指示器。下图截取了每一电源设计的波特图(bode plot)以展示与更高的转换频率的比较。如图3 所示，每一电源设计的相位裕量(phase margin)均介于45至55度之间，指示了快速衰减(well-dampeded)的瞬态响应。

图3：350 kHz、700 kHz以及1600 kHz情况下的波特图
　　交越 (cross over) 频率约为转换频率的1/8。当使用高速的DC/DC转换器时，应确保供电IC的误差放大器具有足够的带宽以支持高交越频率。TPS54317误差放大器的单位增益带宽典型值为5MHz。实际的瞬态响应时间如表4所示，带相关的电压过冲峰值(peak overshoot value)。

表4：瞬态响应
　　由于带宽的限制，过冲电压值随转换频率的升高而极大的降低。而更低的瞬态过冲电压正是新型高性能处理器所需的，因其稳压的精度需求在瞬态电压峰值的3%之内。
　　当需要更高的输出电流时，德州仪器可提供TPS40140可堆叠、双通道1MHz DC/DC控制器，该控制器采用了外部MOSFET，其优点是可以交叉(interleaving)多个电源级并转换其输出相位，从而可实现更高的转换频率。
　　例如，可将4个输出端集群(tied)，各自得转换频率均为500kHz，有效频率为2MHz。其优点是低纹波、更低的输入电容量、更快的瞬态响应、更优的散热管理，可将功率消耗散布至整个电路板。通过数字总线，可连接多达八个TPS40140并实现相位同步输出，从而可实现16MHz的最大化有效频率。
小结
　　设计高频率转换器需要进行折衷。本文所涉及到的一些优点包括了更小的尺寸，更快的瞬态响应以及更小的电压过冲及下冲(undershoot)。另一方面，主要的缺陷在于效率的降低及热耗散的增加。
　　极致情况下的运转(pushing de envelope)具有潜在的缺陷，例如脉冲省略及噪声问题。当为高频应用选择DC/DC转换器时，应通过厂商所提供的数据表核实重要的规格参数，例如最小化导通时间、误差放大器的增益带宽、FET阻抗以及转换损失。在此类规格参数上具有优异表现的集成电路将具有更高的价格，但物有所值，且更易于在涉及到困难的设计问题的情况下使用。

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